MICROCHIP LAN8814 Lista di cuntrollu di cuncepimentu di hardware

INTRODUZIONE

Stu documentu furnisce una lista di cuntrollu di cuncepimentu di hardware per a famiglia di prudutti Microchip LAN8814. Hè destinatu à aiutà i clienti à ottene u successu di designu di primu passu. Questi elementi di a lista di cuntrollu deve esse seguitu quandu utilizate u LAN8814 in un novu disignu. Un riassuntu di questi elementi hè furnitu in a Sezione 11.0, "Hardware Checklist Summary". L'infurmazioni detallate nantu à questi sugetti ponu esse truvate in e sezioni currispundenti:

• Sezione 2.0, "Considerazioni Generali"
• Sezione 3.0, "Power"
• Sezione 4.0, "Interfaccia Media Pair Twisted"
• Sezione 5.0, "QSGMII/Q-USGMII MAC Interface"
• Sezione 6.0, "Orologi di i dispositi"
• Sezione 7.0, "Uscita di u clock media recuperata"
• Sezione 8.0, "1588 Support"
• Sezione 9.0, "Interfaccia digitale è I/O"
• Sezione 10.0, "Miscellaneous"

CONSIDERAZIONI GENERALI

Riferimenti richiesti
L'implementatore LAN8814 deve avè i seguenti documenti in manu:

• Transceiver LAN8814 4-Port Gigabit Ethernet cù QSGMII/Q-USGMII, IEEE 1588, SyncE è TSN Support Data Sheet
• Documenti LAN8814 EVB, cumpresi i schemi, PCB file, BOM, etc www.microcip.com.

Pin Check
Verificate u pinout di a parte contru à a scheda di dati. Assicuratevi chì tutti i pin currispondenu à a scheda di dati è sò cunfigurati cum'è inputs, outputs, o bidirezionali per a verificazione di errore.

Terra

• Una sola riferenza di terra cum'è una terra di sistema hè aduprata per tutti i pins di terra. Aduprate un pianu di terra cuntinuu per assicurà una strada di terra di bassa impedenza è un riferimentu di terra cuntinuu per tutti i signali.
• Una terra di chassis hè necessariu trà i magnetichi è u connettore RJ45 à u latu di a linea per megliu EMI è ESD.

POWER

A Tabella 3-1 mostra i pins di alimentazione per LAN8814.

Nome	Pin	Descrizzione	Cumenti
+ 2.5/3.3 V Alimentazione I/O analogica	VDDAH 4 VDDAH_P[3:0] 113, 100, 24, 11 VDDAH_SERDES 49, 51 VDDAH_PLL_PTP 65 VDDAH_ABPVT 66	+ 2.5/3.3V alimentazione I/O analogica	putenza
+ 2.5/3.3 V Alimentazione Analogica	VDD33REF 3	+ 2.5/3.3V alimentazione analogica	putenza
+1.1V Alimentazione Analogica	VDDAL_ADC_A_P[3:0] 109, 96, 20, 7 VDDAL_ADC_B_P[3:0] 110, 97, 21, 8 VDDAL_ADC_C_P[3:0] 116, 103, 27, 14 VDDAL_ADC_3, 0, 117 VDDAL_ADC_104:28, 15 , XNUMX VDDAL_PLL 1 VDDAL_SERDES 43 VDDTXL_SERDES 46 VDDAL_CK125 41, 121	+ 1.1V alimentazione analogica	putenza
+3.3/2.5/1.8V Input Variabile di Alimentazione I/O	VDDIO 53, 59, 64, 71, 76, 87, 93 VDDIO_1 34	+3.3/2.5/1.8V variabile I/O input di alimentazione digitale	putenza
+ 1.1 V digitale Input di l'alimentazione di u core	VDDCORE 39, 54, 63, 81, 124	+ 1.1V input di alimentazione di core digitale	putenza
Terra di Paddle	P_VSS	Terra cumuna. Questa paleta esposta deve esse cunnessa à u pianu di terra cun una via array.	GND
Terra	VSS_CK125 40, 120	Terra	GND

Requisiti attuali

• Assicuratevi chì u voltagI regulatori è a distribuzione di l'energia sò cuncepiti per sustene bè i requisiti attuali specificati per ogni rail di putenza in a sezione di cunsumu di energia di a scheda di dati di u dispusitivu. (Vede a Scheda di Dati LAN8814 per e diverse cunfigurazioni di u sistema.)
• A sezione di e caratteristiche operative di a Scheda di Dati LAN8814 cuntene i dettagli di u cunsumu di energia di u dispusitivu misuratu in diverse modi di funziunamentu à diversi volti operativi.tages. A dissipazione di l'energia hè influenzata da a temperatura, u supply voltage, è esigenze di surgente / lavamanu esterni.
• Tutte e pessime misurazioni sò state pigliate à + 6% di alimentazione è + 125 ° C a temperatura di u casu. Vede a Table 6-4, Table 6-5, è Table 6-6 in a Scheda di Dati LAN8814.
• I dati di cunsumu d'energia sò divisi in Tabella 6-1, Tabella 6-2, è Tabella 6-3 in a Scheda di Dati LAN8814 per l'operazione tipica è a Tabella 6-4, Tabella 6-5 è Tabella 6-6 in a Scheda di Dati LAN8814. per u peghju casu (elencu cum'è VDDCore, VDDAL_x, è VDDIO_x).
• Operazione à quattru porti:
  • Four Port (1.17V, 3.5V, and 3.5V) Cunsumu di energia
  • Four Port (1.17V, 2.65V, and 2.65V) Cunsumu di energia
  • Four Port (1.17V, 2.65V, and 1.91V) Cunsumu di energia

Aerei di alimentazione
U LAN8814 integra un controller LDO opzionale per esse usatu cù un MOSFET di canale P esterno quandu genera l'alimentazione 1.1V da una fonte esistente di 2.5V o 3.3V. L'usu di u controller LDO è MOSFET ùn hè micca necessariu. Un suministru esternu 1.1V pò esse adupratu alternativamente.

SELEZIONE MOSFET

• I più impurtanti requisiti minimi di cuncepimentu è layout di PCB o considerazioni per a selezzione MOSFET sò i seguenti:
  • Canale P
  • 500 mA currente cuntinuu
  • Sorgente 3.3V o 2.5V - input voltage
  • Scarico 1.1 V - Voltage
• U VGS per u MOSFET deve esse operatu in a regione saturata di currente constante è micca versu u vol di soglia.tage per a regione cut-off di u MOSFET, VGS(th).
• Un condensatore elettroliticu di 220 µF trà 1.1 V è terra hè necessariu per u funziunamentu LDO correttu.

LDO DISABLE
U controller LDO hè attivatu per difettu. In alternativa, pò esse disattivatu via paràmetri di u registru internu. Una fonte esterna di 1.1V hè necessaria se u LDO hè disattivatu.

Cunnessione di u Circuitu di Potenza è Filtru di l'Aereo di Potenza Analogica

• Riferite à a Figura 3-1, chì mostra a putenza è a cunnessione di terra per LAN8814.
• U rail d'alimentazione 1.1 V ùn hè micca opzionale. Tuttavia, l'utilizatore hà l'opzione di selezziunà o 2.5V o 3.3V power rail. L'approvvigionamentu analogicu filtratu 1.1V è 2.5V o 3.3V ùn deve micca esse in cortocircuiti à qualsiasi altru fornimentu digitale à u pacchettu o u nivellu di PCB.
• I più impurtanti cunsiderà di cuncepimentu è layout di PCB sò i seguenti:
  • Assicuratevi chì u pianu di ritornu hè adiacente à u pianu di putenza (senza una capa di signale in trà).
  • Assicuratevi chì un pianu unicu hè utilizatu per u voltage riferenza cù splits per individuali voltage rails in quellu pianu. Pruvate di maximizà l'area di ogni split power in u pianu di putenza basatu annantu à currispundenu via coordinate per ogni rail per maximizà l'accoppiamentu trà ogni vol.tage rail è l'aviò di ritornu.
  • Minimizà a caduta resistiva mentre alluntanendu in modu efficiente u calore da u dispusitivu utilizendu un rivestimentu di rame di 1 oz.
• I PCB di quattru strati cù un solu pianu di putenza designatu devenu aderisce à e tecniche di cuncepimentu adattate per prevene avvenimenti di sistema aleatoriu, cum'è errori CRC. Ogni alimentazione richiede a goccia resistiva più bassa pussibule per alimentà i pin di u dispusitivu cù un disaccoppiamentu lucale posizionatu currettamente.
• Perle di ferrite deve esse aduprate nantu à un filtru induttore di serie quandu hè pussibule, in particulare per i dispositi d'alta densità o d'alta putenza.
  • Una perla di ferrite deve esse usata per isolà ogni suminata analogica da u restu di u bordu. A perla deve esse piazzata in serie trà i condensatori di disaccoppiamentu di massa è i condensatori di disaccoppiamentu lucali.
  • Perchè tutti i disinni di PCB rendenu un cumpurtamentu unicu di accoppiamentu di rumore, micca tutti i perle di ferrite o i condensatori di disaccoppiamentu pò esse necessariu per ogni disignu. Hè ricumandemu chì i diseggiani di u sistema furnisce una opzione per rimpiazzà e perle di ferrite cù resistori 0Ω una volta chì una valutazione approfondita di u rendiment di u sistema hè finita.

CONNESSIONI D'ALIMENTAZIONE E FILTRAZIONE LOCALE

Condensatori di disaccoppiamentu di massa

• I condensatori di disaccoppiamentu di massa ponu esse posti in ogni pusizioni cunvene nantu à u bordu. I condensatori di decoupling lucali duveranu esse ceramichi X5R o X7R è esse posti u più vicinu pussibule à ogni pin di putenza LAN8814.
• Assicuratevi chì i condensatori di massa (4.7 µF à 22 µF) sò incorporati in ogni rail d'alimentazione di l'alimentazione.

INTERFACCIA MEDIA A COPPIA TORCIATA

Cunnessione interfaccia 10/100/1000 Mbps
U LAN8814 hà quattru porti GPHY da PHY 0 à PHY 3 per Port 1, Port 2, Port 3 è Port 4. Numeri di pin dettagliati da PHY 0 à PHY 3 sequenza è descrizzioni cum'è seguente:

• TX_RXP_A_[0:3] (pin 5, 18, 94, 107): Questi pins sò a trasmissione / riceve a cunnessione positiva (+) da a coppia A di l'internu PHY 0 à PHY 3. Questi pins sò cunnessi à i magnetichi 10/100/1000. Nisun terminatore esternu è preghjudiziu sò necessarii.
• TX_RXN_A_[0:3] (pin 6, 19, 95, 108): Questi pins sò a cunnessione di trasmissione / riceve negativu (-) da Pair A di l'internu PHY 0 à PHY 3. Questi pins sò cunnessi à i magnetichi 10/100/1000. Nisun terminatore esternu è preghjudiziu sò necessarii.
• TX_RXP_B_[0:3] (pins 9, 22, 98, 111): Questi pins sò a cunnessione positiva (+) di trasmissione / ricivuta da u Pair B di u PHY 0 internu à PHY 3. Questi pins sò cunnessi à i magnetichi 10/100/1000. Nisun terminatore esternu è preghjudiziu sò necessarii.
• TX_RXN_B_[0:3] (pin 10, 23, 99, 112): Questi pins sò a cunnessione di trasmissione / riceve negativu (–) da u Pair B di u PHY 0 internu à PHY 3. Questi pins cunnessi à i magnetichi 10/100/1000. Nisun terminatore esternu è preghjudiziu sò necessarii.
• TX_RXP_C_[0:3] (pin 12, 25, 101, 114): Questi pins sò a trasmissione / riceve a cunnessione positiva (+) da Pair C di l'internu PHY 0 à PHY 3. Questi pins sò cunnessi à i magnetichi 10/100/1000. Nisun terminatore esternu è preghjudiziu sò necessarii.
• TX_RXN_C_[0:3] (pins 13, 26, 102, 115): Questi pins sò a cunnessione di trasmissione / riceve negativa (-) da Pair C di u PHY 0 internu à PHY 3. Questi pins cunnetta à i magnetichi 10/100/1000. Nisun terminatore esternu è preghjudiziu sò necessarii.
• TX_RXP_D_[0:3] (pin 16, 29, 105, 118): Questi pins sò a trasmissione / riceve a cunnessione positiva (+) da u Pair D di u PHY 0 internu à PHY 3. Questi pins cunnessi à i magnetichi 10/100/1000. Nisun terminatore esternu è preghjudiziu sò necessarii.
• TX_RXN_D_[0:3] (pins 17, 30, 106, 119): Questi pins sò a cunnessione pusitiva (+) di trasmissione / ricivuta da a coppia D di u PHY 0 internu à PHY 3. Questi pins sò cunnessi à i magnetichi 10/100/1000. Nisun terminatore esternu è preghjudiziu sò necessarii.

Cunnessione Magnetica è Cunnessione RJ45

• A cunnessione di u toccu centrale nantu à u latu LAN8814 per u canali Pair A cunnetta solu un condensatore 0.1 µF à GND. Nisun preghjudiziu hè necessariu.
• A cunnessione di u toccu centrale nantu à u latu LAN8814 per u canali Pair B cunnetta solu un condensatore 0.1 µF à GND. Nisun preghjudiziu hè necessariu.
• A cunnessione di u toccu centrale à u latu LAN8814 per u canali Pair C cunnette solu un condensatore 0.1 µF à GND. Nisun preghjudiziu hè necessariu.
• A cunnessione di u toccu centrale nantu à u latu LAN8814 per u canali Pair D cunnette solu un condensatore 0.1 µF à GND. Nisun preghjudiziu hè necessariu.
• I tappeti centrali di i magnetichi di tutti i quattru coppie sò cunsigliati per esse isolati cù condensatori separati 0.1 µF à terra. U mutivu hè u vulume cumunu-modetage pò esse differente trà coppie, soprattuttu per 10/100 operazione. (I coppie A è B sò attivi, mentre chì i Coppie C è D sò inattivi.) In ogni casu, per i magnetichi di connettori integrati cù taps centru ganged, un script di soluzione per affruntà sta limitazione di front-end analogicu hè dispunibule in u software. Vede LAN8814 Errata.
• A cunnessione di u tappettu centru per ogni coppia (A, B, C è D) da u latu di u cable (latu RJ45) deve esse terminata cù una resistenza di 75Ω attraversu un condensatore cumuni di 1000 pF, 2 kV à a terra di u chassis.
• Solu un capacitore 1000 pF, 2 kV à a terra di u chassis hè necessariu per ogni PHY. Hè spartutu da Pair A, Pair B, Pair C, è Pair D taps centru.
• Hè necessariu un solu capacitore 1000 pF, 2 kV o un perle di ferrite per esse cunnessu trà a terra di u chassis è a terra di u sistema hè necessariu. Hè spartutu da PHY 0, PHY 1, PHY 2, è PHY 3 per Port 1, Port 2, Port 3 è Port 4.
• U scudo RJ45 deve cunnette à a terra di u chassis. Questu include connettori RJ45 cù o senza magnetichi integrati. Vede a Sezione 4.3, "Considerazioni di layout di PCB" per una guida nantu à cumu a terra di u chassis deve esse creata da a terra di u sistema.

Considerazioni di u layout di PCB

• Toutes les paires différentielles des traces d'interface MDI doivent avoir une impédance caractéristique de 100 Ω au plan GND. Questu hè un requisitu strettu per minimizzà a perdita di ritornu. Stu requisitu hè postu nantu à u PCB Designer è a casa FAB.
• Ogni paru MDI deve esse piazzatu u più vicinu pussibule in parallelu per minimizzà EMI è crosstalk. Ogni portu di coppie A, B, C, è D duverebbe currisponde à a lunghezza per prevene una discordanza di ritardu chì pruvucarà u rumore di modu cumuni.
• Ideale, ùn deve esse micca crossover o via nantu à i camini di signale.
• Incorporate un condensatore 1000 pF, 2 kV o una perla di ferrite per cunnette trà a terra di u chassis è a terra di u sistema. Questu permette una certa flessibilità in a prova EMI per diverse opzioni di messa a terra se lascià l'impronta aperta mantene i dui motivi separati. Per u megliu rendimentu, corta i terreni cù una perla di ferrite o un condensatore. L'utilizatori sò tenuti à pusà u condensatore o ferrite perle luntanu da u dispositivu LAN8814 o altri dispositi sensibili in a piazza di u layout PCB per una ESD megliu.

Interfaccia media Ethernet
A Figura 4-1 illustra a cunnessione di l'interfaccia di media Ethernet di u dispositivu. Da nutà chì u dispusitivu supporta magnetichi di cunnessione integrati cù rubinetti centru ganged.

CONNESSIONI INTERFACE ETHERNET MEDIA

QSGMII/Q-USGMII MAC INTERFACE

• U dispusitivu LAN8814 supporta l'interfaccia QSGMII/Q-USGMII MAC per trasmette quattru porti di dati di rete è velocità di portu di 10/100/1000 Mbps.
• I numeri di pin dettagliati è e descrizzioni di pin di l'interfaccia QSGMII MAC sò descritti in e seguenti sottosezzioni. A Figura 5-1 mostra a cunnessione di l'interfaccia MAC di u dispositivu QSGMII/Q-USGMII.

Pins QSGMII/Q-USGMII è cunnessione
U LAN8814 supporta l'interfaccia QSGMII/Q-USGMII MAC per trasmette quattru porti GPHY da PHY 0 à PHY 3. I numeri di pin dettagliati è e descrizioni nantu à l'interfaccia QSGMII MAC sò i seguenti:

• QSGMII_TXP (pin 47): Stu pin hè a cunnessione di signale pusitivu di trasmissione (+) per un paru differenziale per QSGMII / Q-USGMII Trasmettitore Output Positive.
• QSGMII_TXN (pin 45): Stu pin hè a cunnessione di signale negativu di trasmissione (–) per un paru differenziale per QSGMII / Q-USGMII Trasmettitore Output Negative.
• QSGMII_RXP (pin 42): Stu pin hè a cunnessione di u signale pusitivu di riceve (+) per un paru differenziale per QSGMII / Q-USGMII Transmitter Input Positive.
• QSGMII_RXN (pin 44): Stu pin hè a cunnessione di u signale negativu di riceve (–) per un paru differenziale per QSGMII / Q-USGMII Trasmettitore Input Negative.
• REF_PAD_CLK_P (pin 50): Questa hè a cunnessione di signale pusitivu (+) di coppia differenziale per QSGMII/Q-USGMII External Reference Clock Input Positive.
• REF_PAD_CLK_M (pin 48): Questa hè a cunnessione di signale negativa (–) di coppia differenziale per QSGMII/Q-USGMII External Reference Clock Input Negative.

QSGMII MAC
U dispusitivu LAN8814 sustene un QSGMII MAC per trasmette quattru porti di dati di rete è a velocità di u portu da 10/100/ 1000 Mbps. Se u QSGMII MAC chì u LAN8814 hè cunnessu per sustene sta funziunalità cunfigurà u dispusitivu per u modu QSGMII MAC, stabilisce u registru 19G, bits 15: 14 = 01. Inoltre, stabilisce u registru 18G cum'è desiderate.

QSGMII CONNESSIONI MAC INTERFACE

Règles de conception QSGMII MAC

• Aduprate l'accoppiamentu AC cù condensatori da 0.1 µF per applicazioni chip-to-chip. Pone i condensatori à l'estremità di riceve i signali.
• Les traces doivent être acheminées comme des lignes de transmission à impédance contrôlées à 50 Ω (100 Ω différentiel) (microstrip ou strip-line).
• Tracce deve esse di lunghezza uguale (in 10 mils) nantu à ogni paru differenziale per minimizzà l'inclinazione.
• Tracce deve esse eseguite vicinu à un unicu pianu di terra per currisponde à l'impedenza è minimizzà u rumore.
• Si consiglia una distanza pari a cinque volte l'intervallo del piano di terra tra i binari adiacenti per ridurre la diafonia tra coppie differenziali. Hè necessariu un spaziu minimu di trè volte a distanza di u pianu di terra.
• Tracce deve evitari vias è cambiamenti strati. Se i cambiamenti di strati ùn ponu esse evitati, i vias di soppressione di modu deve esse inclusi accantu à i vias di signale per riduce a forza di qualsiasi campi spuri radianti.
• I vias di guardia ùn deve esse piazzatu micca più di un quartu di lunghezza d'onda l'una di l'altra intornu à e piste di coppia differenziale.

OROLOGI DISPOSITIVI

Clock di riferimentu
U clock di riferimentu di u dispositivu supporta i signali di clock 25 MHz è 125 MHz. U clock di input differenziale 1588 supporta frequenze di 10 MHz, 25 MHz è 125 MHz. I dui orologi di riferimentu ponu esse differenziali o unicu. Se differenziali, devenu esse accoppiati capacitivamente è cumpatibili LVDS.

Clock di sistema è cunnessioni Ethernet sincrone
L'orologio di riferimentu di u sistema LAN8814 supporta una interfaccia di input di clock di riferimentu di u sistema / input di cristallo cù i seguenti dettagli pin:

• XI (pin 128): Crystal Input / System Reference Clock Input. Quandu si usa un cristallu di 25 MHz, questu input hè cunnessu à un cunduttore di u cristallu. Vede REF_CLK_SEL[1:0] per infurmazione supplementaria. Quandu si usa un clock di riferimentu di u sistema di 25 MHz, questu hè l'input da l'oscillatore esternu di 25 MHz.
• XO (pin 127): Crystal Output. Quandu si usa un cristallu di 25 MHz, sta output hè cunnessu à un cunduttore di u cristallu. Vede REF_CLK_SEL[1:0] per infurmazione supplementaria. Quandu si usa una fonte di clock di riferimentu di sistema di 25 MHz, stu pin ùn hè micca cunnessu.
• CK125_REF_INP (pin 123): Sistema di Riferimentu Clock Input Positivu. Stu pin hè a cunnessione di signale pusitivu (+) di una coppia differenziale. Quandu si usa una fonte di clock di riferimentu di u sistema 125 MHz, questu hè cunnessu à l'oscillatore esternu 125 MHz. Vede REF_CLK_SEL[1:0] per infurmazione supplementaria.
• CK125_REF_INM (pin 122): Riferimentu di u Sistema Clock Input Negativu. Stu pin hè a cunnessione di signale negativu (-) di una coppia differenziale. Quandu si usa una fonte di clock di riferimentu di u sistema 125 MHz, questu hè cunnessu à l'oscillatore esternu 125 MHz. Vede REF_CLK_SEL[1:0] per infurmazione supplementaria.
• CK25OUT (pin 126): Output Clock di u Sistema. Copia buffered di u clock internu di riferimentu 25 MHz. Stu clock di output hè alimentatu da VDDAH.

Quandu si usanu orologi di riferimentu, assicuratevi chì:

• I requisiti di jitter in a Scheda di Dati LAN8814 sò soddisfatti.
• I tracce sò instradati cum'è linee di trasmissione à impedenza cuntrullata da 50Ω (100Ω differenziale) (microstrip o stripline).
• L'accoppiamentu AC cù condensatori 0.1 µF hè utilizzatu. I condensatori sò megliu posti vicinu à i pins di input di u clock di riferimentu.
• Per certi cunduttori di clock, i resistori di terminazione sò posti nantu à u latu di u clock driver. I resistori di terminazione ùn sò micca tipicamenti necessarii in u latu LAN8814 di i condensatori.
• Tutti l'orologi di riferimentu devenu esse liberi di glitches o deve esse hitless.
• L'orologi di riferimentu inutilizati ponu esse lasciati flottanti (No Connect).

Input REFCLK unicu
Per utilizà un clock di riferimentu unicu, hè necessariu una resistenza esterna (Rs). U scopu di a Rs hè di limità u drainu nantu à a pruduzzioni di l'oscillatore. I cunfigurazioni per un REFCLK unicu sò riferiti à VDDAH in cunfurmità cù u schema nantu à e cunnessione di putenza in Figura 3-1. Les caractéristiques électriques non variables d'E/S CC de l'ICLK Type Input Buffer sont spécifiées dans le Tableau 6-1 et le diagramme d'entrée REFCLK à extrémité unique est montré dans la Figure 6-1.

TABLEAU 6-1 : TAMPON D'ENTRÉE TIPO ICLK CARATTERISTICHE ELETTRICHE I/O NON VARIABILI CC

ICLK Type Input Buffer	Simbulu	Minimu	Massimu	Unità	Nota
Livellu di input bassu	VIL	—	0.5	V	Nota 1
Livellu di input altu	VIH	2.0	—	V
Fuga di input	IIH	–10	10	µA

Nota 1: XI pò opzionalmente esse guidatu da un oscillatore di clock single-ended 25 MHz à quale si applicanu queste specificazioni.

INPUT REFCLK UNIQUE

Input REFCLK differenziale
L'accoppiamentu AC hè necessariu quandu si usa un REFCLK differenziale. L'orologi differenziali deve esse accoppiati capacitivamente è cumpatibili LVDS. Figura 6-2 mostra a cunfigurazione.

AC COUPLING PER REFCLK INPUT DIFFERENTIAL

MEDIA RECUPERATE CLOCK OUTPUT

Per l'applicazioni Ethernet Synchronous, u LAN8814 include dui pin di output di clock recuperati è dui pin di input clock recuperati.

• RCVRD_CLK_OUT1 (pin 79): Clock Output 1 recuperatu (GPIO_9/TCK). Recuperazione di u Clock Output 2.5 MHz, 25 MHz, o 125 MHz. Stu pin pò esse cunfiguratu per sempre produzzione 2.5 MHz indipendentemente da a velocità PHY.
• RCVRD_CLK_OUT2 (pin 80): Clock Output 2 recuperatu (GPIO_10/TMS). Recuperazione di u Clock Output 2.5 MHz, 25 MHz, o 125 MHz. Stu pin pò esse cunfiguratu per sempre produzzione 2.5 MHz indipendentemente da a velocità PHY.
• RCVRD_CLK_IN1 (pin 77): Clock Input 1 recuperatu (GPIO_7/TDI). Clock Input Recuperatu 2.5 MHz, 25 MHz, o 125 MHz.
• RCVRD_CLK_IN2 (pin 78): Clock Input 2 recuperatu (GPIO_8/TDO). Clock Input Recuperatu 2.5 MHz, 25 MHz, o 125 MHz.

Vede a Figura 7-1 per u schema funziunale di l'operazione di output RCVRD_CLK_OUT chì indica l'opzioni di clock recuperati dispunibili.

USCITE CLOCK RECUPERATI SYNCE

Vede a Figura 7-2 è a Figura 7-3 quandu si usa l'applicazioni Ethernet sincrona.

CONFIGURAZIONE TIPICA SYNCHRONOUS CLOCK ETHERNET

SYNCHRONOUS ETHERNET RECUPERATE CLOCK DAISY-CHAINING

1588 SUPPORTU

Connessioni Pin IEEE 1588
U LAN8814 supporta IEEE-1588 Timestamping funziunalità. Sta funziunalità hè presente in u dispusitivu è solu applicàrisi. U IEEE-1588 TimestampA funziunalità ùn hè micca dispunibule o applicabile à u LAN8804. L'interfaccia hardware à l'IEEE-1588 TimestampU bloccu hè mostratu in a Tabella 8-1.

IEEE-1588 TIMESTAMP INTERFACCIA HARDWARE

GPIO	Pin #	Funzione alternativa	Descrizzione
GPIO0	68	1588_EVENT_A	1588 LTC Event A
GPIO1	69	1588_EVENT_B	1588 LTC Eventu B
GPIO2	70	1588_REF_CLK	1588 Reference Clock Input
GPIO3	72	1588_LD_ADJ	1588 Caricate/Adjust Input
GPIO4	73	1588_STI_CS_N	1588 Serial Timestamp Interfaccia Chip Select
GPIO5	74	1588_STI_CLK	1588 Serial Timestamp Interfaccia Clock Output
GPIO6	75	1588_STI_DO	1588 Serial Timestamp Interfaccia Dati Output

• 1588_LD_ADJ (pin 72): 1588 Load/Adjust Input pin. Questu input cuntrolla a carica è l'aghjustà di u 1588 LTC. Stu pin hè spartutu cù altre funzioni.
• 1588_REF_CLK (pin 70): 1588 Reference Clock Input. Frequenza: 10, 25 o 125 MHz. Stu input opcionalmente sustene u formatu ePPS, induve u PPS hè cumminatu cù u clock. Stu pin hè spartutu cù altre funzioni.
• 1588_STI_CLK (pin 74): 1588 Serial Timestamp Interfaccia Clock Output. Stu pin hè spartutu cù altre funzioni.
• 1588_STI_CS_N (pin 73): 1588 Serial Timestamp Interfaccia Chip Select. Stu pin hè spartutu cù altre funzioni.
• 1588_STI_DO (pin 75): 1588 Serial Timestamp Interfaccia Dati Output. Stu pin hè spartutu cù altre funzioni.
• 1588_EVENT_A (pin 68): 1588 LTC Event A. Quandu affirmatu, stu pin signala chì 1588 LTC Event A hè accadutu. Stu pin pò ancu esse cunfiguratu per furnisce un signalu PPS Output. Stu pin hè spartutu cù altre funzioni.
• 1588_EVENT_B (pin 69): 1588 LTC Event B. Quandu affirmatu, stu pin signala chì 1588 LTC Event B hè accadutu. Stu pin pò ancu esse cunfiguratu per furnisce un signalu PPS Output. Stu pin hè spartutu cù altre funzioni.
• A cunfigurazione predeterminata di u pin 1588_REF_CLK stabilisce u dispusitivu per utilizà un clock internu per u Local Time Counter (LTC). Riferite à EP4, Reg 514, bits 12:10 chì cuntrollanu a fonte di clock di riferimentu. U valore predeterminatu di EP4.514 bits 12:10 hè 000 (clock 125 MHz da u PLL di u Sistema internu). Per attivà una fonte di clock esternu, Reg EP4.514, i bits 12:10 avissiru esse cambiatu è stabilitu à 010 = External 1588_REF_CLK (pò esse 10 MHz, 25 MHz, o 125 MHz).
• U contatore di u tempu lucale mantene l'ora locale per u dispusitivu è u tempu hè monitoratu è sincronizatu à una riferenza esterna da u CPU. U clock surghjente per u contatore hè sceltu esternamente per esse 10 MHz, 25 MHz è 125 MHz. U clock pò ancu esse un clock di linea o i pins dedicati 1588_REF_CLK. Questa fonte di u clock hè sceltu in u registru. EP4.514, bits 12:10 anu e seguenti opzioni per Reference Clock Source [12:10]:
  • 000 = 125 MHz clock da u PLL di u Sistema internu
  • 001 = 125 MHz QSGMII recuperatu clock
  • 010 = Esternu 1588_REF_CLK (pò esse 10 MHz, 25 MHz, o 125 MHz)
  • 011 = RISERVATA
  • 100 = Clock recuperatu da Port 0 Rx (pò esse 25 MHz o 125 MHz)
  • 101 = Clock recuperatu da Port 1 Rx (pò esse 25 MHz o 125 MHz)
  • 110 = Clock recuperatu da Port 2 Rx (pò esse 25 MHz o 125 MHz)
  • 111 = Clock recuperatu da Port 3 Rx (pò esse 25 MHz o 125 MHz)
• Per piacè esse cuscenti chì quandu u ligame scende durante l'utilizazione di l'Opzioni di l'Orologio Recuperatu, risulterà in NO 1588 Ref Clock chì provoca un cumpurtamentu indesideratu.

1588 Serial Timestamp Interfaccia

• U furmatu di u 1588 Serial Timestamp L'interfaccia hè dettagliata in a Sezione 6.6.13, "1588 Serial Timestamp Formatu è timing di l'interfaccia (STI)" di a Scheda di Dati LAN8814.
• U 1588 Serial Timestamp L'interfaccia hè configurabile cum'è seguente:
  • A frequenza di pin 1588_STI_CLK hè configurabile trà 13.89 MHz è 62.5 MHz, basatu annantu à dividendu u sistema di clock 125 MHz per valori interi trà [2, 8]. Questu hè cunfiguratu in u Registru EP4.768. Hè ancu cunfigurabile à l'output di u clock 1588_STI_DO basatu nantu à u fronte crescente o discendente.
  • Numero di periodi 1588_STI_CLK (1588_STI_CS_N annullati) trà i tempi consecutiviamp outputs.
  • Numaru di 1588_STI_CLKs trà 1588_STI_CS_N asserzioni è u primu bit validu di 1588_STI_DO.
• Quandu stabilisce a attivazione / disattivazione di u 1588 STI, u tempu di egressuamps è e firme ponu esse letti da u software da i registri interni (1588 STI Disabled), o spinti fora di chip via u 1588 STI (1588 STI Enabled).
• U furmatu ePPS hè detallatu in a Sezione 6.6.10, "1588_REF_CLK Reference Clock Timing" di a Scheda di Dati LAN8814.
• Per utilizà pins esterni di l'interfaccia 1588, devenu esse attivati ​​cum'è GPIO è Funzioni Alternate GPIO. GPIO Buffer Type è GPIO Direction deve ancu esse stabilitu in modu adattatu.
• Riferite à a Tabella 8-2 è a Figura 8-1 per i pin supplementari è utilizendu u timet seriale 1588amp interfaccia.

TIMEST SERIEAMP PIN INTERFACE

Pin Name	Pin numeru	Tipu	Descrizzione
GPIO5/1588_STI_CLK	74	I/O, PU	1588 SPI clock
GPIO4/1588_STI_CS	73	I/O, PU	Selezzione di chip 1588 SPI
GPIO6/1588_STI_DO	75	I/O, PU	1588 SPI data output

1588 CLOCK DIFERENZIALE È 1588 SPI CONFIGURAZIONE

INTERFACE DIGITAL E I/O

Interfaccia MIIM (MDIO).

• U dispositivu LAN8814 supporta l'interfaccia di gestione IEEE 802.3 MII, cunnisciuta ancu com'è interfaccia di Input / Output di Dati di Gestione (MDIO). Sta interfaccia permette à i dispusitivi suprana di monitorà è cuntrullà u statu di u dispusitivu. Un dispositivu esternu cù capacità MIIM hè utilizatu per leghje u statu di PHY è / o cunfigurà i paràmetri PHY. Più dettagli nantu à l'interfaccia MIIM ponu esse truvati in Clause 22.2.4 di l'IEEE 802.3 Specification[1].
• L'interfaccia MIIM hè custituita da i seguenti:
  • Una cunnessione fisica chì incorpora a linea di clock (MDC) è a linea di dati (MDIO).
  • Un protokollu specificu chì opera nantu à a cunnessione fisica chì permette à un controller esternu di cumunicà cù unu o più dispositi. Ogni dispusitivu hè assignatu un indirizzu PHY unicu trà 0h è 1Fh da i pins strapping PHYAD[4:0].
  • ALLPHYAD: (pin 68): GPIO0/1588_EVENT_A/ALLPHYAD - A cinturina di cunfigurazione ALLPHYAD stabilisce u predeterminatu di u bit di attivazione All-PHYAD in u registru di cuntrollu cumunu chì permette (pulled-down) o disattiva (pulled-up) a capacità di PHY di risponde ancu à l'indirizzu PHY 0. cum'è u so indirizzu PHY assignatu.
  • PHYAD0: (pin 84): GPIO12/PORT0LED2/PHYAD0/PORT0_LED2_POL
  • PHYAD1: (pin 85): GPIO13/PORT3LED1/PHYAD1/PORT3_LED1_POL
  • PHYAD2: (pin 86): GPIO14/PORT3LED2/PHYAD2/PORT3_LED2_POL
  • PHYAD3: (pin 88): GPIO15/SOF0/PHYAD3
  • PHYAD4: (pin 89): GPIO16/SOF2/PHYAD4
• L'input di cinturione ALLPHYAD hè invertitu cumparatu cù u valore di bit Register.
• Un spaziu d'indirizzu di 32 registri per l'accessu direttu à i registri definiti da IEEE è i registri specifichi di u venditore, è per l'accessu indirettu à l'indirizzi è i registri MMD.
• TUTTI L'INDIRIZZI FISICI. Di genere, i PHY Ethernet sò accessu à l'indirizzi PHY stabiliti da i pin strapping PHYAD[4:0]. L'indirizzu PHY 0h hè opzionalmente supportatu cum'è l'indirizzu PHY di trasmissione, chì permette un unicu cumandamentu di scrittura per programà simultaneamente un registru PHY identicu per dui o più dispositi PHY (per es.ample, utilizendu l'indirizzu PHY 0h per stabilisce u registru di cuntrollu di basa à un valore di 0x1940 per stabilisce u bit [11] à un valore di unu per attivà u software power-down).
• L'indirizzu PHY 0 hè attivatu (in più di l'indirizzu PHY stabilitu da i pins strapping PHYAD[4:0]) quandu u bit All-PHYAD Enable in u registru di cuntrollu cumuni hè impostatu à '1'. A cinturina di cunfigurazione ALLPHYAD pò ancu esse usata per stabilisce u predeterminatu di u bit Enable All-PHYAD.
• U modu MDIO Output Pin Drive hè cuntrullatu da dui bit definiti in EP4.5 è Reg17:
  • u bit MDIO Buffer Type in u registru Output Control (EP4.5 - bit 15 per u portu 0)
  • u test_a1_a2_en_bit (Reg17 - bit 9 per ogni portu di u PHY)
• Quandu si mette à "0", l'output MDIO hè open-drain. Quandu si mette à "1", l'output MDIO hè push-pull. Per cunfigurà l'output MDIO per push-pull, scrive un valore di 0x8000 in Port 0 à Register EP4.5 (sets bit 15). Per ogni portu, scrivite un valore di 0x02f4 à u Registru 17 chì stabilisce u bit 9 in tutti i porti.

Nota: U pin MDIO pò esse cunnessu solu cù altre Clause 22 MIIM Targets. Cunnettendu qualsiasi Clause 45 Targets, cum'è un 10G PHY, pruvucarà un cumpurtamentu indesevule.

Pins GPIO

• L'I/O di Purpose Generale (GPIO) sò custituiti da 24 pin di input / output programabili chì sò spartuti cù altri pin.
• Questi pin sò cunfigurabili individualmente via i registri GPIO.
• A cura estrema deve esse presa nantu à i pin d'ingressu di cinturini chì ponu esse aduprati per Inputs General Purpose. L'Input General Purpose deve esse cundizionatu o altrimenti disattivatu in modu chì ùn guidanu micca valori di input di cinturini sbagliati durante u tempu di carica di cinturini.
• Parechji GPIO anu a capacità di esse utilizatu cum'è una funzione alternativa. Una volta attivata cum'è GPIO, a funzione alternativa hè selezziunata da i bit in u GPIO Alternate Function Select Registers. U tipu di buffer di a funzione alternativa hè sempre sceltu per mezu di i registri di u tipu di buffer GPIO. Se a funzione alternativa hè Port LED è u GPIO Buffer Type hè open-drain, u buffer di output selezzione automaticamente trà open-source è open-drain basatu annantu à a polarità LED applicabile. I pins di input di funzioni alternativi ponu esse letti da u software via u registru di dati GPIO è ponu generà interruzioni GPIO. A Tabella 9-1 mostra a mappa di funzioni alternate.

GPIO FUNZIONALITÀ ALTERNATA

GPIO	Pin #	Funzione alternativa	Cintura di cunfigurazione	Cundizione
GPIO0	68	1588_EVENT_A	ALPHIAD	Vede Nota 2.
GPIO1	69	1588_EVENT_B	MODE_SEL0	—
GPIO2	70	1588_REF_CLK	—	—
GPIO3	72	1588_LD_ADJ	MODE_SEL1	—
GPIO4	73	1588_STI_CS_N	MODE_SEL2	—
GPIO5	74	1588_STI_CLK	MODE_SEL3	—
GPIO6	75	1588_STI_DO	MODE_SEL4	—
GPIO7	77	RCVRD_CLK_IN1	(TDI)	—
GPIO8	78	RCVRD_CLK_IN2	(TDO)	—
GPIO9	79	RCVRD_CLK_OUT1	(TMS)	—
GPIO10	80	RCVRD_CLK_OUT2	(TCK)	—
GPIO11	83	PORT0LED1	LED_MODE/PORT0_LED1_POL	Vede Nota 1.
GPIO12	84	PORT0LED2	PHYAD0/PORT0_LED2_POL	Vede Nota 1.
GPIO13	85	PORT3LED1	PHYAD1/PORT3_LED1_POL	Vede Nota 1.
GPIO14	86	PORT3LED2	PHYAD2/PORT3_LED2_POL	Vede Nota 1.
GPIO15	88	SOF0	PHYAD3	—
GPIO16	89	SOF2	PHYAD4	—
GPIO17	57	PORT1LED1	PORT1_LED1_POL	Vede Nota 1.
GPIO18	58	PORT1LED2	PORT1_LED2_POL	Vede Nota 1.
GPIO19	60	PORT2LED1	PORT2_LED1_POL	Vede Nota 1.
GPIO20	61	PORT2LED2	PORT2_LED2_POL	Vede Nota 1.
GPIO21	62	SOF1	—	—
GPIO22	67	—	—	—
GPIO23	90	SOF3	—	—

Nota

1. Per attivà u funziunamentu LED sia cù un pull-up o pull-down, LED Polarity assume u valore invertitu di a cinghia di cunfigurazione. I seguenti deve esse cunsideratu quandu utilizate GPIOs:
   1. A cunfigurazione di un pin cum'è un input GPIO permette automaticamente un pull-up internu.
   2. I resistori di pull-up interni impediscenu chì l'inputs micca cunnessi flottanu. Ùn s'appoghjanu micca in resistori interni per guidà i segnali esterni à u dispusitivu. Quandu hè cunnessu à una carica chì deve esse tirata alta, deve esse aghjuntu una resistenza esterna.
   3. Configurazione di un pin cum'è output GPIO disattiva automaticamente u pull-up internu. L'output open-drain pò esse bisognu di un pull-up esternu secondu l'applicazione.
2. ALLPHYAD cunfigura u supportu predeterminatu per l'accessu PHY Broadcast utilizendu l'indirizzu PHY 0. A cinturina di cunfigurazione ALLPHYAD hè sampled and latched at power-up/Reset è sò definiti cum'è 0: Abilita PHY Broadcast accessed by default è 1: Disable PHY Broadcast accessed by default.

JTAG Pins

• Un controller TAP conforme à IEEE 1149.1 supporta a scansione di cunfini è diversi modi di prova. U dispusitivu include un JTAG Portu di prova di scansione di frontiere per teste à livellu di bordu. L'interfaccia hè custituita da quattru pin (TDO, TDI, TCK, è TMS) è include una macchina di stati, un array di registru di dati è un registru di struzzioni. U JTAG pins sò descritti in Table 9-2. U JTAG L'interfaccia hè conforme à l'IEEE Standard 1149.1 - 2001 Standard Test Access Port (TAP) è Boundary-Scan Architecture.
• Tutti i dati di input è output sò sincroni à l'input di l'orologio di prova TCK. I segnali di ingressu TAP TMS è TDI sò sincronizzati in a logica di prova nantu à u latu crescente di TCK, mentre chì u signale di output TDO hè clock in u bordu di caduta.
• JTAG i pins sò multiplexati cù i pins GPIO.
• U JTAG A funziunalità hè sceltu quandu u TESTMODE (pin 38) hè affirmatu.
• U TESTMODE (pin 38) deve esse ligatu à GND quandu JTAG micca in usu.

JTAG PIN DESSCRIPTION

Simbulu Pin	Pin Number	Pin Name
TCK	80	JTAG Test Clock
TDI	77	JTAG Input di Dati
TDO	78	JTAG Dati Output
TMS	79	JTAG Selezzione di u Modu di Test

VARIE

Resettate
U LAN8814 furnisce RESET_N input pin 37. (Vede a Table 10-1.) Stu pin hè utilizatu cum'è un Reset hardware di u dispusitivu è deve aderisce à i requisiti di timing detallati in Section 6.6.2, "Power Sequence Timing" è Section 6.6.3. 8814, "Reset Pin Configuration Strap Timing" di a Scheda di Dati LANXNUMX. A liberazione da Reset hè basatu annantu à a transizione di pin di input RESET_N da bassa à alta.

RESET PIN DESCRIPTION

Pin Name	Pin Number	Descrizzione
NRESET	37	Reset di u dispusitivu. Questu hè un input attivu-bassu chì accende u dispusitivu è stabilisce tutti i bits di registru à u so statu predeterminatu.

PLL / Orologi

• U dispusitivu furnisce i seguenti PLL:
  • Sistema PLL: Genera l'orologi di u sistema internu è l'orologi necessarii per i PHY interni. Vede a Sezione 5.22.1, "System Clocks" in a Scheda di Dati LAN8814 per infurmazioni supplementari.
  • 1588 PLL: Genera u clock internu 1588. Vede a Sezione 5.22.2, "1588 Clock" in a Scheda di Dati LAN8814 per infurmazioni supplementari.
  • QSGMII SerDes MPLL: Genera l'orologi necessarii da SerDes. Vede a Sezione 5.22.3, "QSGMII SerDes Clock" in a Scheda di Dati LAN8814 per infurmazioni supplementari.
    A selezzione di u clock di riferimentu di u Sistema PLL è QSGMII SerDes MPLL sò cuntrullati da i pin REF_CLK_- SEL[1:0]. Riferite à a Tabella 3-6 di a scheda di dati per l'infurmazioni dettagliate di REF_CLK_SEL[1:0].
• U PLL di u Sistema pò utilizà qualsiasi di i seguenti cum'è u so clock di riferimentu di input:
  • Cristalli 25 MHz
  • Ingressu di clock di riferimentu unicu di u sistema di 25 MHz
  • Ingressi di clock differenziali di u sistema 125 MHz
• U Sistema PLL genera i seguenti orologi:
  • Clock di u sistema di 250 MHz
  • Clock di u sistema di 25 MHz
• A selezzione di u clock di riferimentu hè cuntrullata da e cunfigurazioni di pin mostrate in a Tabella 10-2.

CONTROL CLOCK DI RIFERENZA

Descrizzione	Pin	Control di selezzione
Reference Clock Select	REF_CLK_SEL_0 pin 33 REF_CLK_SEL_1 pin 35	Questi pins cuntrolanu a selezzione di u clock di riferimentu di u Sistema PLL è QSGMII SerDes.
		MPLL. REF_CLK_SEL[1:0]
		00 = SYSPLL Riferimentu 25 MHz da XI/XO QSGMII Riferimentu 25 MHz da XI/XO 01 = RISERVATA 10 = Riferimentu SYSPLL 25 MHz da CK125_REF_INP/M Riferimentu QSGMII 125 MHz da CK125_REF_INP/M 11 = RISERVATA

Nota

1. Quessi sò pins live è micca cinturini di cunfigurazione. Hanu da esse ligatu permanentemente altu o bassu.
2. XI / XO pò esse un cristallu 25 MHz o un clock esternu 25 MHz.
3. CK125_REF_INP/M hè un clock esternu di 125 MHz.

L'opzioni di input clock di riferimentu 1588 sò 10 MHz, 25 MHz è 125 MHz.

Resistenza di riferimentu
Vede a Tabella 10-3 per i dettagli di pin di resistenza di riferimentu.

REFERENCE RESISTOR PIN DESCRIPTION

Pin Name	Pin Number	Descrizzione
ISET	2	Stu pin deve esse cunnessu à a terra attraversu una resistenza 6.04 kΩ, 1%.
RES_REF	52	Stu pin deve esse cunnessu à a terra attraversu una resistenza 200Ω, 1% 100ppm/°C.

Modu di prova
Riferite à a Tabella 10-4 per i dettagli di pin in modalità Test.

MODE TEST PIN DESCRIPTION

Pin Name	Pin Number	Descrizzione
MODE TEST	38	Per u funziunamentu normale, stu pin deve esse tiratu in terra. U JTAG A funziunalità hè sceltu quandu u TESTMODE (pin 38) hè affirmatu.

Pins LED

• U dispusitivu furnisce ottu LED programmabili, dui per portu (PORT[0:3]LED[1:2]), chì sò configurabili per supportà parechji modi LED. U modu LED hè cunfiguratu da a cinturina di cunfigurazione LED_MODE, è ancu i casi specifichi di u portu di u Registru di Control LED 1 è 2. Tutti l'ottu LED sò cunfigurati cù un cumpurtamentu identicu per via di a cinghia di cunfigurazione LED_MODE. A cunfigurazione LED specifichi di u portu pò esse realizatu via u Registru di cuntrollu LED 1 è 2. I modi LED supportati sò:
  • Modu LED individuale (Registru di cuntrollu LED 1, bit[6] = '1', LED_MODE tiratu-up)
  • Modu LED tricolore (Registru di cuntrollu LED 1, bit [6] = '1', LED_MODE tiratu-down)
  • Modu LED Enhanced (Registru di cuntrollu LED 1, bit [6] = '0', LED_MODE inutilizatu)
• Per utilizà i LED, devenu esse attivati ​​cum'è GPIO è funzioni alternate GPIO. I GPIO devenu esse cunfigurati cum'è outputs, è u tipu di driver di output propiu deve esse sceltu (open-drain o push-pull). Se u tipu di drenu apertu hè sceltu, u driver di output sceglie automaticamente trà open-source è open-drain basatu nantu à a polarità LED. I cinturini di cunfigurazione PORT[3:0]_LED[2:1]_POL stabiliscenu a polarità predeterminata di i pin LED. Vede a Scheda di Dati LAN8814 Sezione 3.3.5, "Polarità LED (PORT[3:0]_LED[2:1]_POL)" per infurmazioni supplementari di polarità LED. Vede a Sezione 3.3.4, "LED Mode Select (LED_MODE)" di a Scheda di Dati LAN8814 per infurmazioni supplementari LED_MODE.

LED MODE SELECT (LED_MODE)

• A cinturina di cunfigurazione LED_MODE sceglie trà i modi Individual-LED (pulled-up) o Tri-color-LED (pulled-down). Tutti l'ottu LED sò cunfigurati cù un cumpurtamentu identicu. (Vede Table 10-5.) A cinturione di cunfigurazione LED_MODE hè sampled è latched at power-up/Reset è hè definitu cusì:
  • 0: Modu LED tricolore
  • 1: Modalità LED individuale
• L'operazione LED hè descritta in a Sezione 5.19, "LEDs" di a Scheda di Dati LAN8814.

FUNZIONALITÀ LED GPIO

GPIO	Pin #	Funzione alternativa	Cintura di cunfigurazione
GPIO11	83	PORT0LED1	LED_MODE/PORT0_LED1_POL
GPIO12	84	PORT0LED2	PHYAD0/PORT0_LED2_POL
GPIO17	57	PORT1LED1	PORT1_LED1_POL

Nota

1. Per attivà l'operazione LED sia cù un pull-up o pull-down, LED Polarity assume u valore invertitu di u bit di registru.
2. Si consiglia l'uso di resistori limite di corrente da 330Ω a 510Ω e VDD25 per l'alimentazione LED.

GPIO	Pin #	Funzione alternativa	Cintura di cunfigurazione
GPIO18	58	PORT1LED2	PORT1_LED2_POL
GPIO19	60	PORT2LED1	PORT2_LED1_POL
GPIO20	61	PORT2LED2	PORT2_LED2_POL
GPIO13	85	PORT3LED1	PHYAD1 / PORT3_LED1_POL
GPIO14	86	PORT3LED2	PHYAD2 / PORT3_LED2_POL

Nota

1. Per attivà l'operazione LED sia cù un pull-up o pull-down, LED Polarity assume u valore invertitu di u bit di registru.
2. Si consiglia l'uso di resistori limite di corrente da 330Ω a 510Ω e VDD25 per l'alimentazione LED.

PIN LED STRAPPING

Altri Pins

• U COMA_MODE (pin 36) hè pensatu per mantene u PHY in un statu suspesu finu à chì l'inizializazione di u sistema hè cumpleta. Quandu hè attivatu cunducendu u pin COMA_MODE in altu, tutti l'errori, alarmi, notificazioni di ligame up / down, etc. Questu hè utile in i disinni cù parechje PHY, perchè permette à tutti l'errori per esse suppressi finu à chì tuttu u pianu hè cunfiguratu. U modu di coma opera cum'è indicatu in a Tabella 10-6. Ùn ci hè micca un Register Control di u pin di u modu COMA in stu dispusitivu.
• L'Auto MDI/MDIX (Pair-Swap). A funzione Automatica MDI / MDI-X elimina a necessità di determinà se aduprà un cable drittu o un cable crossover trà u dispusitivu è u so cumpagnu di ligame. Questa funzione di auto-sensu rileva a mappatura di coppia MDI/MDI-X da u partner di ligame è assigna a mappatura di coppia MDI/MDI-X di u dispusitivu in cunsequenza. A Tabella 10-6 mostra l'assignazioni di cunfigurazione di pin 10/100/1000 di u dispositivu per a mappatura di pin MDI/MDI-X.

MDI/MDI-X PIN MAPPING

Pin (Coppiu RJ-45)	MDI			MDI-X
	1000 BASE -T	100 BASE -T	10 BASE -T	1000 BASE -T	100 BASE -T	10 BASE -T
TXRXP/M_A (1,2)	A+/–	TX+/–	TX+/–	A+/–	RX+/–	RX+/–
TXRXP/M_B (3,6)	B+/–	RX+/–	RX+/–	B+/–	TX+/–	TX+/–
TXRXP/M_C (4,5)	C+/–	Ùn hè micca usatu	Ùn hè micca usatu	C+/–	Ùn hè micca usatu	Ùn hè micca usatu

Pin (Coppiu RJ-45)	MDI			MDI-X
	1000 BASE -T	100 BASE -T	10 BASE -T	1000 BASE -T	100 BASE -T	10 BASE -T
TXRXP/M_D (7,8)	D+/–	Ùn hè micca usatu	Ùn hè micca usatu	D+/–	Ùn hè micca usatu	Ùn hè micca usatu

Pins inutilizati è senza cunnessione
I pin NC (pins 91 è 92) sò pins unconnected. Deve esse lasciati flottanti.

Resistori generali di pull-up è pull-down esterni

• Se ùn ci hè micca una resistenza di pull-up specificata, una resistenza di 4.7 kΩ hè cunsigliatu.
• S'il n'y a pas de valeur de résistance de pull-down spécifiée, une résistance de 1 kΩ ou 4.7 kΩ est recommandée.

LISTA DI VERIFICA DI HARDWARE SUMMARY

LISTA DI VERIFICA DI DISEGNU HARDWARE

Sezzione	Verificate	Spiegazione	√	Notes
Sezione 2.0, "Con- considerazioni"	Sezione 2.1, "Riferimenti richiesti"	Tutti i documenti necessarii sò in manu.
	Sezione 2.2, "Pin Check"	I pins currispondenu à a scheda di dati.
	Sezione 2.3, "Terra"	Verificate se una sola riferenza di terra cum'è terra di sistema hè aduprata per tutti i pins di terra. Verificate s'ellu ci hè una terra di chassis per a terra di linea.
Sezione 3.0, "Power"	Sezione 3.1, "Requisiti attuali"	Riferite à Table 3-1 per assicurà chì i pins di putenza sò curretti. Selezziunate i cumpunenti curretti di l'alimentazione elettrica cù almenu circa 25% à 30% di margine basatu nantu à u peghju casu per u disignu di l'energia di u sistema.
	Sezione 3.2, "Aerei di alimentazione"	Quandu crea un layout di PCB, riferite à sta sezione per u disignu di u pianu di alimentazione.
	Sezione 3.3, "Circuit Connection Power è Filtru di l'Aereo di Potenza Analogicu "	Riferite à Figura 3-1 per verificà a cunnessione di u circuitu di putere, i condensatori di decoupling è u filtru.
	Sezione 3.4, "Bulk Decoupling Capaci- tors"	Quandu crea un layout di PCB, riferite à sta sezione per u condensatore di disaccoppiamentu di massa necessariu.
Sezione 4.0, "Coppiu Twisted Interfaccia media"	Sezione 4.1, "10/100/1000 Mbps Inter- Cunnessione faccia "	Verificate tutte e cunnessione analogiche di pin I/O per u disignu di circuitu quad-port basatu annantu à i requisiti di cuncepimentu di u produttu per selezziunà u disignu Figura 4-1.
	Sezione 4.2, "Connessione Magnetica è a cunnessione RJ45 "	Verificate a cunnessione di i magneti è i condensatori di modu cumuni Figura 4-1.
	Sezione 4.3, "Considerazione di u layout di PCB- azzioni"	Fate riferimentu à sta sezione per u riferimentu di disignu di layout di PCB per verificà se a dumanda di layout di PCB di u portu di cobre Gigabit hè soddisfatta.
Sezione 5.0, "QSGMII/Q- Interfaccia MAC USGMII"	Sezione 5.1, "QSGMII/Q-USGMII Pins è a cunnessione"	Riferite à sta sezione per e linee guida per assicurà chì i pins curretti per l'interfaccia QSGMII MAC sò usati in u disignu.
	Sezione 5.2, "QSGMII MAC"	Riferite à Figura 5-1 per l'interfaccia QSGMII MAC per cunnette à quattru QSGMII MAC esterni in u disignu.
	Sezione 5.3, "QSGMII MAC Design regule"	Consultate sta sezione per e linee guida di cuncepimentu di PCB di l'interfaccia QSGMII MAC.

Sezzione	Verificate	Spiegazione	√	Notes
Sezione 6.0, "Orologi di i dispositi"	Sezione 6.1, "Clock di Riferimentu"	Riferite à sta sezione quandu selezziunate a freccia di u clock di riferimentu è i pins di clock di riferimentu curretti in u disignu. Segui u layout necessariu in u disignu di PCB.
	Sezione 6.2, "Clock di Sistema è Syn- Cunnessioni Ethernet cronu"	Riferite à sta sezione per u Sistema Clock è e cunnessione Ethernet sincrona. Verificate e cunnessione pin corrette è seguite i cunsiglii di layout di u PCB Board.
	Sezione 6.3, "Single-Ended REFCLK input"	Riferite à Figura 6-1 per u disignu di circuitu di clock di riferimentu di riferimentu unicu è utilizate u divisore di resistenza currettu in u circuitu basatu Table 6-1 per i valori curretti di resistori.
	Sezione 6.4, "REFCLK differenziale input"	Riferite à Figura 6-1 per u disignu di u circuitu di clock di riferimentu di riferimentu differenziale è utilizate l'accoppiamentu AC di condensatore currettu in u disignu.
Sezione 7.0, "Uscita di u clock media recuperata"		Riferite à sta sezione è Figura 7-1 per u disignu tipicu di u circuitu di u clock recuperatu è utilizate i pins di clock curretti è a cunfigurazione curretta.
		Riferite à Figura 7-2 per u disignu tipicu di u circuitu di clock Ethernet Synchronous, è utilizate i pins di clock curretti recuperati è a cunfigurazione curretta.
		Riferite à Figura 7-3 per a cunfigurazione tipica di u circuitu di clock Ethernet Synchronous Daisy Chain, è utilizate i pins di clock curretti recuperati è a cunfigurazione curretta.
Sezione 8.0, "1588 Support"	Sezione 8.1, "IEEE 1588 Pin Connect- zioni"	Riferite à Table 8-1 per selezziunà a coppia di pin di clock differenziale 1588 curretta in u disignu.
	Sezione 8.2, "1588 Serial Timestamp interfaccia"	Riferite à Table 8-2 per aduprà u tempu di seriale 1588 currettuamp pins d'interfaccia in u disignu. Riferite à sta sezione per 1588 serial timestamp cunnessione di cuncepimentu di riferimentu di l'interfaccia.
Sezione 9.0, "Inter- faccia è I/O"	Sezione 9.1, "Interfaccia MIIM (MDIO)"	Vede sta sezione per u disignu di u circuitu di l'interfaccia MIIM.
	Sezione 9.2, "GPIO Pins"	Verificate se i pins di l'indirizzu PHY curretti sò usati basati Table 9-1 per cunfigurà l'indirizzu PHY currettu chì u disignu richiede.
	Sezione 9.3, "JTAG Pins”	Riferite à Table 9-2 è e descrizzioni in questa sezione per tutti JTAG pins in u disignu di u circuitu.

Sezzione	Verificate	Spiegazione	√	Notes
Sezione 10.0, "Miscella- novu"	Sezione 10.1, "Reset"	Riferite à Table 10-1 per aduprà u pin Reset currettu è verificate se u circuitu Reset cuncepitu risponde à u requisitu di u tempu di Reset.
	Sezione 10.2, "PLL/Clocks"	Riferite à Table 10-2 per selezziunà a cunfigurazione curretta di l'orologio di riferimentu è assicuratevi chì i pins curretti sò cunnessi.
	Sezione 10.3, "Resistenza di Riferimentu"	Riferite à Table 10-3 to select the correct Reference Resistor biasing pins in the design. Make sure to connect a 6.04 kΩ 1% resistor between the ISET è GND. Inoltre, assicuratevi di cunnette una resistenza 200 kΩ 1% trà RES_REF pin è GND.
	Sezione 10.4, "Modu di Test"	Verificate se currettu MODE TEST pin setup hè utilizatu basatu nantu Table 10-4.
	Sezione 10.5, "LED Pins"	Verificate se i pins LED curretti sò usati in basa Table 10-5, resistori limite di corrente, è putenza LED.
	Sezione 10.7, "Altri Pin"	Per COMA_MODE, verificate sta sezione per u disignu currettu.
	Sezione 10.8, "Inutilizatu è senza Pin di cunnessione"	Verificate se tutti i pin riservati è i pin NC ùn sò micca cunnessi.
	Sezione 10.9, "General External Pull- Resistori su e pull-down"	In generale, hè cunsigliatu di utilizà una resistenza di pull-up di 4.7 kΩ è una resistenza di pull-down da 1 kΩ.

STORIA REVISIONE

Livellu di Revisione è Data	Sezione/Figura/Entry	Currezzione
DS00004514A (04-11-22)	Liberazione iniziale

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Referenze

• Manuale d'usu